DLL 由于其結(jié)構(gòu)簡(jiǎn)單，且抗PVT 特性良好，廣 泛應(yīng)用于時(shí)鐘同步、時(shí)鐘發(fā)生器等電路系統(tǒng)中． DLL 的一個(gè)典型應(yīng)用是 DLL 型 90°移相器，可 產(chǎn)生 90°相移時(shí)鐘，用于 DDＲ SDＲAM 中，從而實(shí)現(xiàn) 雙倍數(shù)據(jù)率采樣，在不改變時(shí)鐘頻率的條件下提高 數(shù)據(jù)的傳輸速率． 常見(jiàn)的 DLL 通過(guò)延時(shí)線來(lái)實(shí)現(xiàn)時(shí)鐘的相移調(diào)節(jié)． 延時(shí)線一般分為壓控延時(shí)線和數(shù) 控延時(shí)線兩種． 壓控延時(shí)線是通過(guò)改變其柵電壓 實(shí)現(xiàn)延時(shí)調(diào)節(jié); 而數(shù)控延時(shí)線則是通過(guò)調(diào)整其數(shù)字 控制信號(hào)以改變延時(shí)路徑，從而實(shí)現(xiàn)延時(shí)調(diào)節(jié)． 數(shù)控 延時(shí)線結(jié)構(gòu)簡(jiǎn)單，可全部由數(shù)字標(biāo)準(zhǔn)單元構(gòu)成，不需 要電容元件和電荷泵電路，易集成到數(shù)字電路系統(tǒng) 中，面積也相對(duì)較小． 但數(shù)控延時(shí)線是通過(guò)改變時(shí)鐘 信號(hào)( 輸入為時(shí)鐘信號(hào)時(shí)) 的延時(shí)路徑來(lái)實(shí)現(xiàn)延時(shí) 調(diào)節(jié)，因此在延時(shí)調(diào)節(jié)過(guò)程中會(huì)在輸出端產(chǎn)生毛刺， 這些毛刺可能會(huì)被相關(guān)的電路模塊認(rèn)為是時(shí)鐘的上升沿或下降沿，從而導(dǎo)致使用該時(shí)鐘的電路系統(tǒng)出 現(xiàn)數(shù)據(jù)采樣錯(cuò)誤．

1 傳統(tǒng)數(shù)控延時(shí)線

圖 1 介紹的一種基于與非門(mén)的傳統(tǒng) 數(shù)控延時(shí)線． 該延時(shí)線最小延時(shí)不受延時(shí)線長(zhǎng)度的 限制，因此被廣泛應(yīng)用于 DLL，數(shù)控振蕩器和時(shí)鐘管 理模塊等電路結(jié)構(gòu)中． 該延時(shí)線的延時(shí)受數(shù)字信號(hào) OE控制( n 為整數(shù)，與延時(shí)線的級(jí)數(shù)相關(guān)) ． 以 前三級(jí)為例，當(dāng) OE= 000 時(shí)，CKIN通過(guò)與非門(mén) 1 和 2，延時(shí)為 2tNAND ( tNAND為單級(jí)與非門(mén)的延時(shí)) ; 當(dāng) OE= 001 時(shí)，CKIN通過(guò)與非門(mén) 3、4、5 和 2， 延時(shí)為 4tNAND; 當(dāng) OE= 011 時(shí)，CKIN信號(hào)通過(guò) 與非門(mén) 3、6、7、8、5 和 2，延時(shí)為 6tNAND; 更多級(jí)數(shù)的 延時(shí)控制以此類推． 如圖 2 所示，以 OE從 000 切換到 001 為 例分析時(shí)鐘毛刺產(chǎn)生的原因． 由于控制信號(hào) OE切換時(shí)間不確定，該控制信號(hào)從 000 切換到 001 的過(guò)程中可能會(huì)導(dǎo)致時(shí)鐘輸出端 CKOUT產(chǎn)生毛刺． 出現(xiàn)毛刺的具體原因分析如下: 在 t0時(shí)刻，OE 0 跳變到 1，經(jīng)過(guò)一個(gè)非門(mén)和與非門(mén) 1 的延時(shí)后在節(jié) 點(diǎn) e 產(chǎn)生一個(gè)上升沿，此時(shí)，因?yàn)楣?jié)點(diǎn) c 為1，所以節(jié) 點(diǎn) e 的上升沿經(jīng)過(guò)與非門(mén) 2 后在 CKOUT端產(chǎn)生一個(gè) 下降沿; 另外，t0時(shí)刻 O的上升沿經(jīng)過(guò)與非門(mén) 3 的延時(shí)后在節(jié)點(diǎn) a 生成一個(gè)下降沿，由于其他高位 控制信號(hào) OE均為 0，節(jié)點(diǎn) a 的下降沿通過(guò)與 非門(mén) 4、5、2 在 CKOUT端產(chǎn)生一個(gè)上升沿． 由此可見(jiàn)， t0時(shí)刻 OE的上升沿經(jīng)反相器和與非門(mén) 1、2 在 CKOUT端生成的下降沿和經(jīng)與非門(mén) 3、4、5、2 在 CKOUT端生成的上升沿共同作用形成一個(gè)窄的時(shí)鐘 毛刺． 由圖 2 可看出，毛刺的產(chǎn)生是 OE在節(jié)點(diǎn) CKIN為高電平時(shí)切換其狀態(tài)導(dǎo)致的，因?yàn)樵诠?jié)點(diǎn) CKIN為高電平時(shí)，OE的電平變化會(huì)通過(guò)與非門(mén) 3 和1 傳遞到節(jié)點(diǎn) a 和 e 并分別生成時(shí)鐘沿，兩個(gè)節(jié) 點(diǎn)的時(shí)鐘沿傳遞到 CKOUT端導(dǎo)致毛刺出現(xiàn)． 同理，如果 OE在節(jié)點(diǎn) a 為高電平時(shí)切換其狀態(tài)，也會(huì)導(dǎo) 致毛刺出現(xiàn)． 其他控制信號(hào)狀態(tài)切換可依此類推．

2 鎖存器及時(shí)鐘門(mén)控

本文提出的無(wú)毛刺數(shù)控延時(shí)線需用到鎖存器和 時(shí)鐘門(mén)控，因此本文先簡(jiǎn)單介紹鎖存器和時(shí)鐘門(mén)控． 鎖存器( latch) 是數(shù)字電路中具有存儲(chǔ)功能的邏輯元件，它是一個(gè)電平敏感電路． 如圖 3( a) 所示，在 時(shí)鐘信號(hào)為低電平時(shí)把輸入 D 傳送到輸出端 Q，此 時(shí)鎖存器處于透明( transparent) 模式． 當(dāng)時(shí)鐘跳變 到高電平時(shí)，在時(shí)鐘上升沿處被采樣的輸入數(shù)據(jù)在 輸出端保持穩(wěn)定，此時(shí)鎖存器處于維持( hold) 模式． 工作在這些情形下的鎖存器被稱為負(fù)鎖存器． 同理，一個(gè)正鎖存器 在時(shí)鐘信號(hào)為高電平時(shí)把輸入 D 傳送到輸出 Q。

3 無(wú)毛刺數(shù)控延時(shí)線

為解決毛刺問(wèn)題， 其林貝爾建議在傳統(tǒng)數(shù)控延時(shí)線的基礎(chǔ)上引入了寄 存器，鎖存器和時(shí)鐘門(mén)控單元． 由于數(shù)字控制信號(hào) OE 相對(duì)于門(mén)控時(shí)鐘 CKG 是異步信號(hào)，引入兩級(jí)寄 存器將 OE 與 CKG 同步以消除亞穩(wěn)態(tài)，同步后輸出 為 OEＲ． 信號(hào) OEＲ 經(jīng)鎖存器鎖存后輸出為 OEG 傳 遞到延時(shí)線上． 引入鎖存器是為了保證控制信號(hào) OE 的狀態(tài)切換僅在延時(shí)線可能產(chǎn)生毛刺的節(jié)點(diǎn)( 即 CKIN，a，g，…) 為 0 時(shí)才傳遞到延時(shí)線的延時(shí)控制節(jié) 點(diǎn)( 即 OEG，OEG，OEG，…) 上，避免 因 OE 狀態(tài)切換造成輸出時(shí)鐘出現(xiàn)毛刺． 引入時(shí)鐘 門(mén)控主要是針對(duì)有多位 OE 信號(hào)同時(shí)由 1 切換到 0 的情形，時(shí)鐘門(mén)控的使能端 E 連接后一級(jí)的 OEG 信 號(hào)，可確保多位 OE 由 1 到 0 的狀態(tài)切換是從高位 到低位逐位傳遞到延時(shí)線的節(jié)點(diǎn) OEG 上．